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--- informatica:ae:progetti-verilog-1617 [01/12/2016 alle 16:15 (9 anni fa)] – [Arbitro a richieste indipendenti] Marco Danelutto
+++ informatica:ae:progetti-verilog-1617 [17/10/2017 alle 17:03 (8 anni fa)] (versione attuale) – [Assegnamento progetti] Marco Danelutto
@@ Linea 1: / Linea 1: @@
 ====== Progetti Verilog A.A. 2016-17 ======
-Entro i primi di dicembre 2016 sarà disponibile una lista più esaustiva di progetti.
 ===== Elenco progetti disponibili =====
@@ Linea 27: / Linea 26: @@
   * Precedenza all’unità che ha inviato l’ultima richiesta prima di tutte le altre (LRU)
+==== Coprocessore vettoriale ====
+Va realizzata una unità che accetta tre indirizzi A, B, C, un intero N è un codice OP.
+Realizza l'operazione vettoriale fra i due vettori A e B di lunghezza N con l'operazione identificata dal parametro OP, ovvero calcola Ai OP Bi in Ci per tutti gli i da 0 a N.
+Il valore restituito è un codice che vale 0 se non ci sono stati errori e uno se invece c'è stato un tipo di errore qualunque.
+L'unità accede alla memoria mediante una interfaccia standard.
+Le operazioni da considerare per il campo OP sono le quattro operazioni aritmetiche.
 ===== Modalità di svolgimento e consegna =====
 La realizzazione del progetto richiede i seguenti passi:
@@ Linea 49: / Linea 53: @@
 ^ Studente ^ Progetto ^ stato ^
 | Antonio Lepore | STACK | Assegnato |
+| Lorenzo Pennoni | COPROCESSORE VETTORIALE | Assegnato |
+| Andrea Cosci | STACK | Assegnato |
+| Alessandro Di Giorgio | COPROCESSORE VETTORIALE | Assegnato |
+| Andrea Tosti | MMU | Assegnato |