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 ^ Autore ^ Titolo ^ Editore ^ Anno ^ Note ^
 | M. Vanneschi | Architettura degli elaboratori | Edizioni Plus | 2013 | Copre interamente il programma del corso |
-| M. Vanneschi | Integrazioni sull’architettura con cache | Note [[http://backus.di.unipi.it/~marcod/AE1011/IntegrazioniCache.pdf|Pdf]] | 2014 | note sulle cache secondarie |
+| M. Vanneschi | Integrazioni sull’architettura con cache | Note [[http://didawiki.cli.di.unipi.it/lib/exe/fetch.php/informatica/ae/integrazionicache.pdf|PDF]] | 2014 | note sulle cache secondarie |
 ^ Materiale di consultazione ^^^^^
 | D.A. Patterson, J. Hennessy | Computer Organization & Design – The Hardware/Software Interface | Morgan Kaufmann / Zanichelli. | 2009 | |
 | M. Danelutto | Note su Verilog | [[http://backus.di.unipi.it/~marcod/AE1011/verilog_draft_1.pdf|Pdf]] | 2010 | |
+| M. Danelutto | Strumenti DRISC | [[http://backus.di.unipi.it/~marcod/wiki/doku.php?id=drisc|Pagina web]] | 2014 | |
 Eventuale materiale didattico aggiuntivo (note, appunti, riferimenti) potranno essere pubblicati anche sotto la [[http://www.di.unipi.it/~vannesch/didattica%202007.htm|pagina della didattica, corso di AE]] del Prof. Vanneschi.
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 ===== Homework =====
-=== Prima parte del corso ===
   * [[http://didawiki.cli.di.unipi.it/lib/exe/fetch.php/informatica/ae/ae-homework_1.pdf|Homework 1]]
   * [[http://didawiki.cli.di.unipi.it/lib/exe/fetch.php/informatica/ae/ae-homework_2.pdf|Homework 2]]
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   * [[http://www.di.unipi.it/~vannesch/AE2013-14/AE-homework%204.pdf|Homework 4]]
   * [[http://www.di.unipi.it/~vannesch/AE2013-14/AE-homework%205.pdf|Homework 5]]
+  * [[http://www.di.unipi.it/~vannesch/AE2013-14/AE-homework%206.pdf|Homework 6]]
+  * [[http://www.di.unipi.it/~vannesch/AE2013-14/AE-homework%207.pdf|Homework 7]]
+  * [[http://www.di.unipi.it/~vannesch/AE2013-14/AE-homework%208.pdf|Homework 8]]
 ===== Verilog =====
   * [[verilogpag|Pagina]] col materiale di supporto per la parte (facoltativa, corso B) Verilog
+=== Progetti assegnati ===
+I progetti sono gli stessi di quelli pubblicati sulla [[http://backus.di.unipi.it/~marcod/wiki/doku.php?id=ae1213progetto&s[]=verilog|pagina del corso per A.A. 2012/2013]].
+Prima di iniziare il progetto, dovete contattare il docente e concordare l'argomento.
+^ Nome ^ Progetto ^ Assegnato il ^ Consegnato il ^
+| Michele Battistelli | MMU | 19/05/14 | |
+| Falvio Mastroleo | Cache ass | 28/05/2014 | |
+| David Lipparelli | MMU | 5/6/2014 | |
+| Daniele Di Sarli | unità calcolo dip logiche | 16/6/2014 | |
+| Luca Di Mauro | Cache set assoc | 05/2014 | |
+| Andrea Topputo | Unità buffer | 27/06/2014 | |
+| Ussi Luca | IM | 3/07/2014 | |
+| Tanga Angela | Cache ind dir | 3/07/2014 | |
+| Francesco Peciarolo | Cache ind dir | 9/7/2014 | |