Differenze

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--- informatica:ae:divisoreverilog [18/10/2017 alle 11:27 (8 anni fa)] – creata Marco Danelutto
+++ informatica:ae:divisoreverilog [18/10/2017 alle 12:51 (8 anni fa)] (versione attuale) – [Codice Verilog] Marco Danelutto
@@ Linea 29: / Linea 29: @@
 === Schema della PO ===
+{{:informatica:ae:schema.png?400|schemaPO}}
 {{ :informatica:ae:schemapo.pdf |Schema logico PO}}
+==== Codice Verilog ====
+I ritardi nel codice sono forzati. La compilazione del codice su una FPGA vera avrebbe determinato automaticamente la lunghezza del ciclo di clock ottenibile.
+  * [[componentiDivisoreVerilog|componenti]]
+  * [[ufDivisoreVerilog|Unità firmware]]
+  * [[testDivisoreVerilog|test]]
+=== Esempio di output ===
+Esempio del risultato quando X=9 e Y=5. Le prime righe sono relative ai registri e wire del modulo di test.
+L'ultima riga rappresenta lo stato della PC.
+{{ :informatica:ae:gtkwave.png?600 |output GtkWave (9/5)}}