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module registro(output[N-1:0] out,
		input [N-1:0] inp, 
		input 	      beta, 
		input 	      clock);
 
   parameter N = 32;
 
   reg [N-1:0]		     stato;
 
   initial
     begin
	stato = 0;
     end
 
   always @(posedge clock)
     begin
	if(beta)
	  stato = inp;
     end
 
   assign
     out = stato;
 
endmodule