Differenze

Queste sono le differenze tra la revisione selezionata e la versione attuale della pagina.

--- ae:reg0809provvisorio [25/09/2008 alle 20:02 (16 anni fa)]
Marco Danelutto
+++ ae:reg0809provvisorio [10/10/2008 alle 20:55 (16 anni fa)] (versione attuale)
Marco Danelutto
@@ Linea 6: / Linea 6: @@
 | 24/09 |  2  | Introduzione al corso: programma, modalità di esame, esercitazioni, compitini, etc. Introduzione alla strutturazione dei sistemi di elaborazione. Strutturazione orizzontale e verticale. Livelli di astrazione tipici. Compilazione e interpretazione. |
 | 25/09 |  3  | Compilazione e interpretazione: forme miste. Caratterizzazione dei livelli da MV1 a MV4. Strutturazione a moduli. Rappresentazione dell'informazione: binario puro, modulo e segno e complemento a due.  |
-| 26/09 |  2  | |
+| 26/09 |  2  | Rappresentazione dell'informazione: operazioni "notevoli" sui numeri binari. Cenni alla rappresentazione dell'informazione non numerica (testo, immagini). Introduzione "funzionale" ai moduli di tipo registro, memoria e ALU. |
+| 1/10|  2  | Cenni di algebra booleana. Funzioni booleane e tabelle di verità. Procedimento di sintesi delle reti combinatorie. Implementazione di forme canoniche mediante porte AND/OR/NOT. Implementazione di forme canoniche mediante porte NAND. Formulazione algoritmica. Componenti logici standard. Ritardi delle porte logiche (primi cenni). |
+| 2/10 |  2  | ESERCITAZIONE (2 ore): Esercizi su sintesi di reti logiche: selettore, commutatore, alu binaria. Tecniche per la rappresentazione delle tabelle della verità. Procedimento di semplificazione delle espressioni somma di prodotti e implicazioni sui livelli delle reti logiche.  LEZIONE (1 ora): Ritardi delle porte logiche. Limiti sul numero degli ingressi. Introduzione alle reti sequenziali: modello di Mealy e modello di Moore. |
+| 3/10 |  4  | Valutazione dei ritardi in reti sequenziali, modello LLC. Cenni al modello implementativo di registri (flip flop D). Proprietà delle reti di Mealy e di Moore. Esempio di automa e corrispondente rete (sia Mealy che Moore). Moore anticipato e Mealy ritardato. Uso di reti sequenziali per PC/PO. Analisi di rete sequenziale. Descrizione algoritmica per le funzioni sigma e omega.   |
+| 8/10|  2  | Analisi di reti sequenziali di Moore realizzate mediante componenti standard. Note sulle reti sequenziali: definizione dello stato interno, utilizzo di reti di tipo Mealy o di tipo Moore, sintesi completa o sintesi mediante utilizzo di componenti standard, trattamento di forme particolari di reti. |
+| 9/10 |  3  | Esercitazione sulle reti sequenziali (1 ora e mezza) Implementazione di funzioni mendiate reti combinatorie, elementi di memoria, memorie modulari. Introduzione al livello firmware: passi del procedimento formale di derivazione di una unità di elaborazione Pc/Po |
+| 10/10 |  4  | Microprogrammazione: linguaggi a struttura di fase e a struttura di trasferimento. Corrispondenza fra tipo di linguaggio e modello di rete sequenziale. Esempio di semplice unità di elaborazione e microprogramma PS e TS. Cenni alla possibile realizzazione della PO. Condizione di correttezza.  |
+| 15/10|  2  | |
+| 16/10 |  3  | |
+| 17/10 |  4  | |

DidaWiki

Strumenti Utente

Strumenti Sito

Differenze

Strumenti Pagina